ПЛИС и всё что с ними связано

[Rio444]

nimdasys_inbox_ru, немного не понял, интересуетесь с целью продажи, или сами хотите как-то применить?
Упомянутые EP910DC и D5C090 - это нечто среднее, между PAL/GAL и более поздними CPLD Altera MAX EPM7000.
Вы можете сами написать какую-нибудь прошивку и где-нибудь использовать.
Потому что они у Вас уже есть. Но покупать их для этих целей смысла нет. Есть более доступные EPM7000 и EPM3000.

[nimdasys_inbox_ru]

nimdasys_inbox_ru, немного не понял, интересуетесь с целью продажи, или сами хотите как-то применить?
Упомянутые EP910DC и D5C090 - это нечто среднее, между PAL/GAL и более поздними CPLD Altera MAX EPM7000.
Вы можете сами написать какую-нибудь прошивку и где-нибудь использовать.
Потому что они у Вас уже есть. Но покупать их для этих целей смысла нет. Есть более доступные EPM7000 и EPM3000.

Продажа - это крайний выход...

Основная цель - применение по прямому назначению, т.е. идеальным вариантом был бы некий проект, который способен работать... например, звуковая карта или что-то аналогичное вплоть до гирлянд, часов и прочих таймеров!

[Robot]

Народ,
подскажите, а есть ли способ , там прошивка какая тестовая или прямо из среды альтеры, возможность протестировать плисину на исправность ножек и всех ее вентилей, генераторов ?

[Gesha86PK]

Точно нету❗ Придётся ЛА3 на все ножки съимитировать ������������

[KTSerg]

Не знаю для этой-ли темы вопрос.
Опыт в Верилоге и Квартусе очень маленький, корябаю в нём для хобби...
Моделирую простой модуль, для эмуляции микросхемы 74_245 (АП6).
Не могу понять, почему Шина дробится на буферы a[7], а[6:0], b[7], b[6:0], хотя ожидаются a[7:0] и b[7:0] ?
И что вообще обозначают эти "~0" и "~1" в названиях элементов?
Код модуля:

Скрытый текст

module m74_245(
	input wire oe,
	input wire dir,
	inout wire [7:0] a,
	inout wire [7:0] b
);
assign a = oe ? 8'bzzzzzzzz : dir ? 8'bzzzzzzzz : b ;
assign b = oe ? 8'bzzzzzzzz : dir ? a : 8'bzzzzzzzz ;
endmodule

[свернуть]

Полученная схема во вложении.

[AlexG]

Возможно "~0" это из серии "для примера как выглядит один из 8 сигналов".
ИМХО: квартус не первой свежести - может иметь свои причуды.
schematic.pdf
пдф - это SystemVerilog vivado

[Advertiser]

[KTSerg]

...ИМХО: квартус не первой свежести - может иметь свои причуды.
...

Квартус 20.1

[zebest]

ISE разукрасил вполне вменяемо

[Rio444]

KTSerg, попробуйте так:

assign a = (oe & ~dir) ? 8'bzzzzzzzz : b;
assign b = (oe & dir) ? 8'bzzzzzzzz : a;

Есть ещё такой вариант:

wire [7:0] a1, b1;
assign a1 = dir ? 8'bzzzzzzzz : b ;
assign b1 = dir ? a : 8'bzzzzzzzz ;

assign a = oe ? 8'bzzzzzzzz : a1 ;
assign b = oe ? 8'bzzzzzzzz : b1 ;

Что любопытно, схема каждый раз разная, но количество занимаемых ячеек абсолютно одинаково.

[KTSerg]

KTSerg, попробуйте так:

assign a = (oe & ~dir) ? 8'bzzzzzzzz : b;
assign b = (oe & dir) ? 8'bzzzzzzzz : a;

...

Rio444, спасибо за идею.
Вот с таким кодом, полностью совпало со схемой из даташита 74_245:

assign a = (~oe & ~dir) ? b : 8'bzzzzzzzz;
assign b = (~oe & dir) ? a : 8'bzzzzzzzz;

И дробление шины пропало.