ПЛИС и всё что с ними связано

[HardWareMan]

Ну тогда в кейсах ты можешь использовать и именованные константы, тогда вообще по феншую читабельности и самокомментирования будет. Но не забывай, что даже в кейсе действует правило begin/end для множественных команд, но так же работает правило множественных состояний (несколько констант на 1 блок), как в С.

[SegaBoy]

Пофиг , я не программист я любитель , количество букв меньше , уже приятнее для глаз. Учитывая что про верилог я ещё недавно вообще и не слышал.

Если речь про меньше букв, то изначальный код без кейсов так же можно свести всего к двум строчкам и begin/end не нужны.

if (mux_switch) ma[11:0] <= {2'b0,A[10:1]};
else            ma[11:0] <= A[22:11];

[HardWareMan]

Вот именно. При этом, соберется нормальная бинарная схема без излишков.

[Bolt]

А скажите, вот так считается нормально, или фу?

always @(*)
begin
   // вся комбинаторика
end

always @(posedge clk)
begin
   // в регистры пишем выходы комбинаторики
end

Сейчас сам не могу врубиться что у меня на каком такте происходит и как это описать. Так, вроде, проще.

[HardWareMan]

Прямую комбинаторику не обязательно оборачивать в always блок. Достаточно описать каждый сигнал через assign. Но то, что такие вещи надо группировать - это правильная идея. Где это может быть полезно? Ну, например, если тебе надо в синхронный триггер загружать выход мультиплексора. Мультиплексор проще и понятнее всего описывается в комбинаторике и формирует сигнал типа wire, который ты и присваиваешь синхронному триггеру. Заметно читаемее чем описание мультиплексора внутри always блока. И в RTL он будет таким, как если бы был в обычной схеме.

[Bolt]

Значит я на правильном пути.
Описываю в always из-за сложной и до конца ещё не продуманной логики. Для эксперимента проще налепить if-ов, потом распутывать, если заработает как надо.
Тяжело после ассемблера мозги в сторону HDL разворачивать. Уже и на бумаге схемы рисую, всё равно в тактах путаюсь, что будет происходить до фронта, и что после. А если ещё учесть то, что схема должна работать на упреждение, как бы предсказывая что будет на следующем такте... брррр

[HardWareMan]

Bolt, всегда смотри в RTL.

[Bolt]

И в RTL смотрю, и в post-map/post-fit, и даже в timing analyzer наносекуды считаю.

А как описать двухпортовую память с портами разной ширины? Сейчас у меня она описана как две 8-битных с выбором по младшему биту адреса, а запись с 16-битного порта выполняется побайтно во второй порт обеих. На выходе получается мультиплексор для данных, а это лишние наносекунды. Вроде это есть аппаратно, но добиться в RTL желаемого результата так и не смог.

[Bolt]

Разобрался почему не получалось, я слишком много хотел от блока M9K, он такое не умеет. Один порт может одновременно или читать, или писать, а в режиме "simple dual port", в котором можно в одном такте и читать, и писать, просто используются оба порта.

[HardWareMan]

Bolt, такие вещи обычно в букваре описаны, стало быть там их и надо искать изначально.