ZXKit1 - плата VGA & PAL

[backa]

акая именно память ? Как подключена, сколько адресных линий задействовано ?

статика на 512К, А18 и А17 нулем прибиты к земле от CPLD.

- - - Добавлено - - -

k6x4008 всеми пинами к подключена к CPLD. CS всегда на "0" пином.
делал по Вашей схеме - ничего лишнего - CPLD & RAM

[Advertiser]

[valerium]

k6x4008 всеми пинами к подключена к CPLD. CS всегда на "0" пином.
делал по Вашей схеме - ничего лишнего - CPLD & RAM

Ну вот по горизонтали вижу, что каждый пиксель двоится, только выводится не из памяти. Из-за этого одна строка в две размазывается.
Вот так оно работает, если памяти нет или из нее ничего не читается (считаем, что шд памяти в воздухе).
И повторюсь, если /CS у памяти заединичить - поменяется ли картинка ?

По поводу зеркальной картинки - я так понимаю, что это не скандаблер виноват ?

[backa]

И повторюсь, если /CS у памяти заединичить - поменяется ли картинка ?

По поводу зеркальной картинки - я так понимаю, что это не скандаблер виноват ?

да - такая же картинка и с S-video Ad724 , распаянной отдельно в составе карабаса нано. Там скорее всего в замененых сдвиговых регистрах - в Алтере они использованы из библиотеки а мне пришлось заменить на чистый VHDL код - видимо не срослись ))) я пока в плисоводстве только учусь на чужом коде и примерах

- - - Добавлено - - -

без ОЗУ картинка не изменилась( ОЗУ в панели ) . Я пошел сразу проверять все пины на СPLD с помощью TopJtag probe - нашел "нет соединия" по линии D6, D5 и А12( макетки б/у подвели ) - все устранил и .... та же картинка. ОЗУ новая, с той же коробки такая же работает с карабасом((( Надо дальше копать ....

- - - Добавлено - - -

Для надежность заменил ОЗУ. Все сигналы на ОЗУ "присутствуют" - картинка не изменилась....

[valerium]

Для надежность заменил ОЗУ. Все сигналы на ОЗУ "присутствуют" - картинка не изменилась....

Ну вот продолжаю подозревать, что с памятью что-то не так. Подкину хаотичный набор предположений, может будут идеи.

1. Серия k6x4008 вроде 5-вольтовая, здесь она правильно запитана, не от 3,3в по ошибке ?
2. Перепиновка ПЛИС точно по всем линиям принудительная или квартус какие-то линии сам расставил из-за опечатки в qsf ? Для проверки лучше взять .pin-файл (репорт по распиновке) из собранного проекта и по нему проверить все линии управления ОЗУ, может какая-то из линий не туда попала.
3. ПЛИС-то какая, собственно ?
4. Память 55 или 70нс ? Это вообще с потолка идея, я не считал, какое там надо быстродействие, но просто для понимания, что еще отличается.
5. Есть, куда еще память воткнуть для проверки ?

[backa]

у вот продолжаю подозревать, что с памятью что-то не так. Подкину хаотичный набор предположений, может будут идеи.

спасибо за любые идеи)))!!!

1. Серия k6x4008 вроде 5-вольтовая, здесь она правильно запитана, не от 3,3в по ошибке ?

все намертво прибито к 5 ВОЛЬТАМ. Основа макета - CPU & RAM - 5-вольтовые. Хотя уровни всех сигналов от CPLD = 3.3В - загадка)) Выглядит как у нее есть встроенный стабилизатор на 3.3В (шутка). Можно резисторами шину данных к 5В подтянуть - но это глупо - ОЗУ допускает минимальный уровнеь от 2.5В. Нет смысла. Я проверял каждый пин на CPLD - дергал "программно" через Jtag, когда ОЗУ не было в панельке - ЧЕТКИЕ УРОВНИ 0\1. Потом вставил НОВУЮ ОЗУ и уже в работе с входным сигналом прошелся по всем выводам ОЗУ - все вполне похоже на правду. Надо конечно по-уму засинхронизировать шину данных от WE сигнала и посмотреть что пишется и читается соответсвенно в\из ОЗУ - не дошли руки сегодня .....

2. Перепиновка ПЛИС точно по всем линиям принудительная или квартус какие-то линии сам расставил из-за опечатки в qsf ? Для проверки лучше взять .pin-файл (репорт по распиновке) из собранного проекта и по нему проверить все линии управления ОЗУ, может какая-то из линий не туда попала.

имеет смысл - один раз сам ошибся и зеленый VGA попал на другой пин - не знаю как это случилось - не нравиться мне это перетягивание пинов из таблицы на план микросхемы. Проверю pin файл. Но я уже TopJtag prob-ом прошелся по таблице названий на CPLD и щупом на выводах ОЗУ. Ошибок не было - кроме , что я говорил ....

3. ПЛИС-то какая, собственно ?

EPM7128SQI

4. Память 55 или 70нс ? Это вообще с потолка идея, я не считал, какое там надо быстродействие, но просто для понимания, что еще отличается.

55нс. Я уже прошелся по datasheet-у и щупом оссцилографа -самая высокая частота на "OE" - 7МГц - с запасом.

5. Есть, куда еще память воткнуть для проверки ?

Так я сегодня новую вставил ))) дабы устранить возможные косяки.
Можно наверное "TopJTAG Flash Programmer" попробовать для тестирования - но будет очень медленно - флэшку такого размера он 2 часа писал(((

- - - Добавлено - - -

Вот так оно работает, если памяти нет или из нее ничего не читается (считаем, что шд памяти в воздухе).

только сейчас смог посмотреть это видео - да вполне похоже на мой случай(((( - у мнея только буковки для "левоглазых" ))))))) отзеркалены)))


Я добавил в Ваш код только эти 3 строки:

assign A17 = 1'b0;
assign A18 = 1'b0;
assign CS  = 1'b0;

Осцилл показывает "0" на них в реально работе
Вот наверное имеет смысл попоробовать изменить для I/O Standard - с 3.3-V LVTTL (сейчас у меня ВСЕ выводы в таком режиме работают) на TTL - тогда и уровни у CPLD поднимутся до 5В .... Я думал об этом но не придал сильного значения ....
Поменял на TTL - нет эффекта

[UncleDim]

Выглядит как у нее есть встроенный стабилизатор на 3.3В

не то, что б стабилизатор, но..
When VCCIO is 5.0 V, setting the output drain option is not necessary
because the pull-up transistor will already turn off when the pin
exceeds approximately 3.8 V, allowing the external pull-up resistor to
pull the output high enough to meet 5.0-V CMOS input voltages

[backa]

из собранного проекта и по нему проверить все линии управления ОЗУ

все пытаюсь "побороть" виртуальное отсуствие ОЗУ - если взглянуть на диаграмму сигналов то я вижу "нездоровую" тишину на линиях А9..А16 и на шине данных не так много "разных" данных: небольшой ряд данных 00, 88, 33, 22 в HEX
во время чтения CPLD по шине данных получает шину в Z состоянии. Pin файл проверил - все ок, ногами "дрыгал" - все четко отрабатывает - чудеса просто)))

[valerium]

во время чтения CPLD по шине данных получает шину в Z состоянии. Pin файл проверил - все ок, ногами "дрыгал" - все четко отрабатывает - чудеса просто)))

Земли и питания у ПЛИСки надежно ВСЕ подключены ? Или какая-нибудь группа ног i/o работает, например, с оторванной от всех землей? Что при этом на ней будет, z, 0 или 1, я не знаю, но из всех моих проблемных экспериментов с плис в 95% случах был виноват неконтакт/непропай - тут может быть тоже что-то в этом духе.

[backa]

Земли и питания у ПЛИСки надежно ВСЕ подключены ? Или какая-нибудь группа ног i/o работает, например, с оторванной от всех землей? Что при этом на ней будет, z, 0 или 1, я не знаю, но из всех моих проблемных экспериментов с плис в 95% случах был виноват неконтакт/непропай - тут может быть тоже что-то в этом духе.

все припаяно намертво и на каждом питании по кондеру блокировчному. Я же говорил чтo
КАЖДУЮ линию от CPLD проверил используя Jtag. Нашел сегодня весию 1.0.2 на VHDL(может что-то не так с Verilog версией - одни гадания) ( Вы выкладывали по моей просьбе давно). Попробую ее собрать и прошить , а то уже тупик: все исправное, по-отдельности работает а вместе нет
В моей макетке для CPLD есть один нюанс: один из 2х пинов VCCINT(5V) (41 и 93) висит в воздухе. Но я прозванивал на парную ножку - они внутри корпуса звонятся накоротко и на ней при включении есть 5В. Второй пин запитан как положено
"Молчащие" А9-А16 разбросаны на разные группы CPLD.