Спасибо, Евгений, утешили Пойду курить, как она там устроена.
---------- Post added at 21:10 ---------- Previous post was at 20:57 ----------
Нашёл вот такую VHDL конструкцию
library IEEE;
use IEEE.Std_logic_1164.all;
entity HCT245 is
port(A, B : inout std_logic_vector(7 downto 0);
DIR, GBAR : in std_logic);
end HCT245;
architecture VER1 of HCT245 is
begin
A <= B when (GBAR = '0') and (DIR = '0') else (others => 'Z');
B <= A when (GBAR = '0') and (DIR = '1') else (others => 'Z');
end VER1;
оно вроде ?