Потактовый клон i8080 на FPGA/CPLD

[Bolt]

Про выдачу обратно в шину аж интересно стало, так ли это. Сомневаюсь. Жду продолжения

[Vslav]

Про выдачу обратно в шину аж интересно стало, так ли это. Сомневаюсь. Жду продолжения

Нормально оказалось все - цепи 111 и 113 управляются через инвертор, от есть - открыт только один из транзисторов, и режима только два - хранение и запись.

[Vslav]

Начал разбирать регистр инструкции. Забавно получается - триггеры постоянно тактируются F2 (если ничего не напутано). Если остановится F2 в низком уровне - регистр инструкции все "забудет". Чем такое обусловлено - непонятно. Несколько транзисторов чтобы такого не было бюджет не разорили бы. Затейники, получается что ВМ80А тоже имеет особенность тактирования как и Z80.
Еще странность - выход на шину данных с блока регистров содержит только нижний транзистор, верхний я пока не нашел, ну не может же оно быть "открытый коллектор", да без "подтяжки".

[Bolt]

Разбираю аналогичный узел (внешних D0...D7) Z80 и не даёт мне покоя вот этот триггер, управляемый NET00111 и NET00113. На всякий случай спрошу.

Затворы T225 и T238 точно соединяются с затвором T230? Может с затвором T231? Тогда всё становится больше похоже на в Z80, и даже внутренняя шина относительно внешней инвертирована. В Z80 при ld [HL],const в этом триггере байт с пинов защёлкивается и отправляется обратно, здесь тоже можно, но как-то оно... не так аккуратно, что ли. Можете выложить схему управления этим триггером?

---------- Post added at 10:16 ---------- Previous post was at 10:11 ----------

Еще странность - выход на шину данных с блока регистров содержит только нижний транзистор, верхний я пока не нашел, ну не может же оно быть "открытый коллектор", да без "подтяжки".

Тогда ищите precharge - шина в какой-то момент "заряжается", подключаясь напрямую к +5, может даже одновибратором, а потом нужные разряды разряжаются нижними транзисторами. Получается быстрее, чем тянуть её вверх подтяжками.

---------- Post added at 10:34 ---------- Previous post was at 10:16 ----------

Рекомендую начать разбор от регистра инструкции пока не трогая внешние пины типа INT, HOLD, READY и прочие. В Z80 в их схемах чёрт ногу сломит, потом оказалось что они вообще как бы сбоку приклеены, из них всего несколько сигналов выходит, не сильно влияющих на работу остальной схемы, а от регистра инструкции просто куча комбинационной логики, которая потом синхронизируется тактовым сигналом чтобы иголок не было и идёт на регистры, АЛУ и остальное.

---------- Post added at 10:42 ---------- Previous post was at 10:34 ----------

Ещё вопрос знатокам. Какую задержку может дать транзистор или логический элемент в nMOS? Сколько нс сигнал будет идти из одного угла кристалла в другой через 5-10 логических элементов?

[Vslav]

Затворы T225 и T238 точно соединяются с затвором T230? Может с затвором T231?

Да. И еще 7 раз такая же схема для остальных разрядов, ошибка (что я не разглядел цепи) маловероятна.

Тогда всё становится больше похоже на в Z80, и даже внутренняя шина относительно внешней инвертирована. В Z80 при ld [HL],const в этом триггере байт с пинов защёлкивается и отправляется обратно, здесь тоже можно, но как-то оно... не так аккуратно, что ли. Можете выложить схему управления этим триггером?

В последней выложенной схеме есть фрагмент формирования цепи 113.
Это просто инвертированный сигнал с цепи 111.

Тогда ищите precharge - шина в какой-то момент "заряжается",

Пока не нашел. В том то и дело что с других блоков на шину выходят полноценные каскады из двух транзисторов - верхнего и нижнего, а вот с блока регистров непонятка. Пока неясно в чем дело, может распознавания ошибка где. Или BarsMonster нафотошопил фрагмент, чтобы мы запутались

Рекомендую начать разбор от регистра инструкции пока не трогая внешние пины типа INT, HOLD, READY и прочие. В Z80 в их схемах чёрт

Я как акын - что вижу, о том пою . То есть, что мне ясно - разбираю. Дальше вероятно будет сумматор адреса и блок регистров, а потом - да, пойдет блок декодера. Иначе к АЛУ трудно подобраться.

[Bolt]

Схема предзаряда находится на шине данных между регистром инструкции и основными регистрами. Каждый разряд шины через два последовательно соединённых транзистора подключается к +5.

Что такое "сумматор адреса"?

[Vslav]

Схема предзаряда находится на шине данных между регистром инструкции и основными регистрами. Каждый разряд шины через два последовательно соединённых транзистора подключается к +5.

Увы, не подключается. На этом фрагменте сигналы шины данных подключены к затворам, то есть они управляющие и это не может быть схемой "подзаряда".

Что такое "сумматор адреса"?

Схема формирования адреса - блок 16 разрядного сумматора плюс 16 разрядный же мультплексор. Кажется там и PC где-то рядом.

[Bolt]

Ну не 16-разрядный сумматор, это как-то совсем круто для такого процессора, а 16-разрядный инкремент/декремент.

Увы, не подключается. На этом фрагменте сигналы шины данных подключены к затворам, то есть они управляющие и это не может быть схемой "подзаряда".

Как это к затворам? Снизу идёт +5, через via уходит на полисиликон (голубой), через 16 транзисторов (по 2 на разряд), потом через via в металлизацию, на шину. Затворы транзисторов (фиолетовый) соединяются (8 первых и 8 вторых), одни затворы на тактовый F1, вторые не рассмотрел куда.

[Vslav]

Ну не 16-разрядный сумматор, это как-то совсем круто для такого процессора, а 16-разрядный инкремент/декремент.

Может быть и так, возможно только инкремент, увидим

Как это к затворам? Снизу идёт +5, через via уходит на полисиликон

Ага, чего-от меня переклинило. Действительно подключаются к +5, спасибо за подсказку. Тогда веселее, непоняткой меньше.

[Vslav]

Чего-то регистров сильно много, в два раза больше чем нужно, на сдвоенные триггеры срабатывающие по фронту непохоже. Как бы не теневой набор регистров вылазит