Да, как раз 4 свободных ноги, 53, 56, 75, 80. Вопрос решен )))
- - - Добавлено - - -
Благодарю !!!
Да, как раз 4 свободных ноги, 53, 56, 75, 80. Вопрос решен )))
- - - Добавлено - - -
Благодарю !!!
Сейчас в коллекции:
Вектор 06Ц.01(Минск), Вектор 06Ц.01(Волжский), Вектор 06Ц.02(Кишенев), Агат 7, Агат 9, Электроника 0511 УКНЦ (СЭМЗ), Электроника 0511 УКНЦ (КВАНТ) Х2, Поиск-1.03 (VGA),Электроника БК-0011(10,11M) [3IN1], Корвет ПК8010, Партнер 01.01, Спектр-001, БАЙТ(БПО_СВТ), Волна 48, Ленинград 48, Веста 30, Компакт 256(новодел),
и ... Pentium 200 mmx, 386SX-16, AMD K6-300 ...
Скажу даже большеСообщение от electroscat
Если речь идёт о сигналах AA0 и AA1, то они уже входят в ПЛИСину как W0 и W1.
Осталось только их инверсию выкинуть, и два вывода сэкономить
Или из освободившихся один инвертор слепить, прозапас
electroscat (15.03.2022)
Вот доработанная схема , уже добавил в плис пару инверторов, прошивка готова, осталось только плату развести под все эти изменения, и дождаться пока JCPCB перенастроит рассчеты на карты "МИР" как они обещают в поддержке. Ну и еще бы рассчеты не в $ придумали, а в Иенах например. В общем, надеюсь, что в скором времени удастся переделать плату и заказать изготввление партии плат )))
Сейчас в коллекции:
Вектор 06Ц.01(Минск), Вектор 06Ц.01(Волжский), Вектор 06Ц.02(Кишенев), Агат 7, Агат 9, Электроника 0511 УКНЦ (СЭМЗ), Электроника 0511 УКНЦ (КВАНТ) Х2, Поиск-1.03 (VGA),Электроника БК-0011(10,11M) [3IN1], Корвет ПК8010, Партнер 01.01, Спектр-001, БАЙТ(БПО_СВТ), Волна 48, Ленинград 48, Веста 30, Компакт 256(новодел),
и ... Pentium 200 mmx, 386SX-16, AMD K6-300 ...
Почитал, достаточно познавательное обсуждение отличий 02-го Вектора. Вот такой момент:
Насколько я помню, неадекватность сигнала ЧТЗУ уже обсуждалась тут, в том числе и то, что его лучше не использовать... В своём варианте квази-диска я так и сделал, всё только по RAS/CAS и возможно такой проблемы не будет, но хотелось бы это проверить.
Так в момент сигнала CAS там правильный адрес, или шум? (интересует состояние ШАП во время всей длительности CAS)
И про это тоже слышал. РЕ3 не устраивала тем, что работала практически на пределе своих возможностей, и, бывало, выходила из строя, так что переход к триггерам на 02-м Векторе это не регресс, а прогресс.
Прошу прощения у KTSerg, что лезу поперек него, надеюсь он не сильно обидится. В 06Ц ША стабильна на протяжении всего CAS, а в .02 стабильна примерно 86-87% длительности CAS, потом меняется.
- - - Добавлено - - -
Неоднократно встречал это утверждение, но или я что-то недопонимаю или оно не соответствует действительности, т.к. по справочникам время выборки 155РЕ3 65-70 нс (зависит от температуры), а для вектора достаточно 83 нс. Или нет?
Вот то что низкий коэффициент программирования и необходимость термотренировки/допрошивки усложняли производство - это несомненно, наверняка кишиневцы были очень довольны при переходе к дискретной реализации.
Improver (17.03.2022)
Понятно... А нестабильность в 13-14% происходит в какой момент CAS? В начале сигнала, в середине, в конце... Можно увидеть это в графиках?
Да и это тоже плюс. Вообще, замена некоторой части логики на ПЗУ хороша в единичном производстве, а при массовом выпуске она становится обузой.
С любовью к вам, Yandex.Direct
Размещение рекламы на форуме способствует его дальнейшему развитию
В конце, это можно увидеть на 3 из 5 картинок отсюда где в названии есть V06C-02
Improver (17.03.2022)
Неплохо. По картинкам видно, что шум на ШАП появляется в момент окончания сигнала RAS. В 02-м Векторе сигнал RAS = /MX1 (линия 68), идущий на мультиплексоры памяти Д6-Д9, а с них адрес идёт на ВУ, это объясняет всплески на ШАП.
В принципе, можно попробовать просто ограничить выдачу данных КД временем присутствия сигнала RAS и обойтись без дополнительных защёлок по сигналу CAS.
electroscat (18.03.2022)
1. При чтении проц фиксирует входные данные грубо говоря по заднему фронту DBIN/заднему фронту F1 в Т3/переднему фронту F2 в Т3. В scan_vu этих сигналов нет, т.к. их нет на ВУ, но KTSerg раньше выкладывал временные диаграммы .02 и там момент фиксации совпадает с окончанием CAS (что логично, т.к. именно тут гарантированно прочитаются данные из dram). Если просто ограничить выдачу данных по окончанию RAS, то, насколько я понимаю, не будет нормально читать из кваза. KTSerg предлагал поставить защелку для данных на этот случай, но есть и запись
2. При записи ЗПЗУ идет до конца CAS. Если не поставить защелку на половину адреса, то есть вероятность записи по неправильному адресу. А если укоротить ЗПЗУ, то хватит ли быстродействия SRAM? И это опять же дополнительные микросхемы.
Вопрос фактически в том, что проще. На мой взгляд защелка по половину адреса проще, чем защелка на чтение данных + борьба за правильную запись.
Понятно, тогда только защёлка по адресу. А сколько по времени проходит между отключением RAS и отключением CAS?
Эту тему просматривают: 1 (пользователей: 0 , гостей: 1)
Ваши права
Ответить с цитированием
