A давайте разработаем собственный Z80 на VHDL.

[ZEK]

расчитанны уже на десятки мегабайт RAM, и на частоты шины\проца >50Mhz на них претендовать можно только при условии совершенно НОВОЙ архитектуры.

в low cost fpga на такие частоты в сколько нибудь сложном ядре можно не надеяться, тот же ez80 если сделать из к примеру из однотактового NextZ80 (при его 25-30мгц), максимум что можно ожидать 10-15мгц, так что архитектуру выдумать что бы она была простая (risc) и хорошо конвееризуремая и мало занимала ресурса, это задача для исследовательских центров, а потом, проц без компилятора это бесполезная поделка...

Можно было бы каралич WingLion причесать (я бы ему компилер оберона нарисовал бы), но афтар неадекватен, не желает править детские косяки, и воспринимает критику как личную обиду.

[bigral]

Как же быть с фрагментацией ОЗУ? Как грузить эти проги и как они будут взаимодействовать с ОС?

На самом деле malloc в виртуальном пространстве каждой задачи тоже плодит фрагментацию RAM-a, правда значительно меньше изза того что один процесс значительно меньше раз обращается к malloc/free чем куча процессов под ucLinux\MacOS\AmigaOS. Только спец виртуальная машина решает этот вопрос радикально (которая знает где указатели).

Про RISC cpu - возможно новый проц нужно делать таким изза того что скорость будет большой, НО режим совместимости с оригинальным Z80 нужен по любому иначе проц будет мало кому тут интересен.

---------- Post added at 23:29 ---------- Previous post was at 23:05 ----------

помощи я уже ни от кого не жду. Ибо, очевидно (из этой темы), что ее и не будет.

Ну а хотябы проект завести для начала можно? На google code или source forge? Выложить исходники того что есть, может пару доков по соглашениям, FAQ и т.д. Ато как бы процес пока не инициирован совсем.

[WingLion]

Всем неверующим закрыть глаза и нажать на RESET...

Процессор 6E16 сегодня зафурычил на частоте 200MHz...
и разводится на 250MHz на более быстром циклоне.
А на стратиксе - выдает все 500MHz.

6Е16 - это шестиголовый (шестиядерный) процессор EQUINOX, переработанный на более высоком уровне...

Kоманду ADC в новой версии принципиально не добавлял, чтобы крЫтики еще больше опоносились...

[ZEK]

Kоманду ADC в новой версии принципиально не добавлял

на зло бабушке отморожу себе уши

adc это самый безобидный косяк был, я интерес к вашему процу потерял, критиковать не буду, наращивайте богомипсы, это полезно для чсв.

[vlad]

Идея в следующем...

Есть у меня заготовка для проектирования процессоров.
Чтобы сделать из нее Z80 не хватает самой малости.
Надо ее наполнять контентом, а именно, писать HDL коды для всех-всех-всех команд. У меня терпения не хватило после первых 40 штук...

Цель - получение не абсолютной копии Zilog-овского Z80, а быстрой версии (в пределе 1 такт на команду), в которую при желании можно вставлять свои команды (я вот, хочу прямо вставить в него команды акселератора Sprinter-a)

Тем, кому интересно, прошу на e-mail [email protected] (в теме письма писать - Z80, чтобы в спаме не затерялось сообщение).

Плюсы для участников
1. Получение конечного результата (если он будет) - VHDL кода для Z80 и его возможных расширений.
2. Формально, бесплатный тренинг по VHDL и Quartus II на примере конкретного проекта.

Транслировал на VHDL софт-ядро NextZ80 (verilog) v1.0.0. Теперь ядро собирается и в Quartus , занимает около 1700 LE на Cyclone III, есть тестовый проект для ReVerSE.
Может кто нить знает как работает конвейер команд в eZ80? Может получиться добавить, возможно удастся ещё увеличить его производительность. Сейчас ядро в 3-ри с лишним раза быстрее Z80 (T80 режим compatibility) на той же частоте.

[b2m]

Теперь ядро собирается и в Quartus

А с верилогом-то какие проблемы были?

Может кто нить знает как работает конвейер команд в eZ80? Может получиться добавить, возможно удастся ещё увеличить его производительность.

Никакой конвейер не поможет, если за один такт считывать ровно один байт. Нужно увеличить разрядность шины данных, а потом думать, как за один такт обрабатывать сразу несколько байт (как несколько команд подряд, так и параметры команды). Очень помог бы кэш и SDRAM-контроллер, работающий на более высокой частоте (чтобы считывать несколько байт за один такт процессора). Кстати, есть ли готовые кэш+sdram контроллеры?

[vlad]

А с верилогом-то какие проблемы были?

Как видишь никаких, просто весь проект у меня на VHDL и у Xilinx есть конструкции примитивов не перевариваемые Quartus'ом, типа RAM16X1D (16-Deep by 1-Wide Static Dual Port Synchronous RAM):

RAM16X1D #(.INIT(16'h0000)) RAM16X1D_bit1 (.DPO(rdor[1]), .SPO(rdow[1]), .A0(SELW[0]), .A1(SELW[1]), .A2(SELW[2]), .A3(SELW[3]), .D(DIN[1]), .DPRA0(SELR[0]), .DPRA1(SELR[1]), .DPRA2(SELR[2]), .DPRA3(SELR[3]), .WCLK(CLK), .WE(WE[0] & !WREQ));

Никакой конвейер не поможет, если за один такт считывать ровно один байт. Нужно увеличить разрядность шины данных, а потом думать, как за один такт обрабатывать сразу несколько байт (как несколько команд подряд, так и параметры команды). Очень помог бы кэш и SDRAM-контроллер, работающий на более высокой частоте (чтобы считывать несколько байт за один такт процессора).

Согласен, но это уже намного сложнее... Можно конечно использовать для этого M9K установив требуемую разрядность, некий кеш В основном, я пока рассчитываю на 8-ми разрядную архитектуру ReVerSE, как никак это больше знакомо, проще и намного понятнее для начинающих.

Кстати, есть ли готовые кэш+sdram контроллеры?

Готового нет, сейчас думаю стоит ли идти в этом направлении...

[ZEK]

Quartus'ом, типа RAM16X1D

На том же opencores есть нормально написанные

Кстати, есть ли готовые кэш+sdram контроллеры?

На opencores есть

[b2m]

На opencores есть

Например? Я видел там DDR2 SDRAM контроллер и подобное, но реализации с кэшем не нашёл.

[vlad]

Например? Я видел там DDR2 SDRAM контроллер и подобное, но реализации с кэшем не нашёл.

Можно глянуть как реализован к примеру в plasma-cpu...