ПЛИС и всё что с ними связано

[WingLion]

э... фронты - это перепады из 0 в 1 и обратно... а не длительность состояния 0 и состояния 1...

Если нужен меандр (одинаковые длительности нуля и единицы) - тогда надо ПЛИС с PLL использовать... а на простой логике из 10МHz меандр с 4MHz получить в принципе невозможно..., потому что 5 на 2 нацело не делится...

---------- Post added at 19:43 ---------- Previous post was at 19:41 ----------

Задний фронт слишком затянут: 150 нС против переднего 100 нС. Может не прокатить. Я хочу данный делитель поставить в контроллере дисковода к Специалисту_МХ. Данное несоответствие может сказаться на читаемость дискет.

Кстати, смешной вопрос... Почему бы в ФАПЧ читалки дисковода напрямую 10 MHz не использовать?

[fifan]

... а не длительность состояния 0 и состояния 1...

Да верно, не так написал.

fifan, ставьте второй кварц и будет все без заморочек... Нет, то подберите CPLD с PLL.

Второй кварц не пойдёт - сейчас уже не проходит...
CPLD с PLL тоже не нужно. У меня только EPM7064SLC44 и то на основной плате.
Грустно. нужно на обычных ЛП5 и ИЕ5 делать... Всем спасибо, все свободны.

[lisica]

Схемка на рассыпухе была дана.

А можно схемку приложить?

[WingLion]

А можно схемку приложить?

А чем плох приведенный ранее AHDL код?

p.s. того номера журнала и той схемки у меня давно не осталось.
Остался только принцип в голове... и инфа, откуда он появился.
плюс, реализация на AHDL, на написание которой ушло несколько минут.
Кстати, рисование схемы займет намного больше времени.

[vlad]

А можно схемку приложить?

Вот еще интересная статья

[lisica]

А чем плох приведенный ранее AHDL код?

Только в том, что я в нём не разобрался... VHDL пока осваиваю.

[WingLion]

Та же схема на VHDL:

 -- ИСПРАВЛЕННАЯ ВЕРСИЯ
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
USE IEEE.std_logic_unsigned.all;

entity test2 is
Port(clk10 : in std_logic; clk4 : out std_logic);
end test2;

architecture rtl of test2 is
 signal ct : std_logic_vector (2 downto 0);
 signal c4 : std_logic;

begin

    c4 <= clk10 xor ct(2);
    clk4 <= ct(1);

    process (c4) begin
        if c4'event and c4 = '1' then
            if ct = 2 or ct = 6 then 
                  ct <= ct + 2;
            else
                  ct <= ct + 1;
           end if;
        end if;
    end process;
end;

p.s. если VHDL будет освоен, AHDL может и не понадобится... Разве что для понимания того, что делают другие разработчики AHDL - это очень просто!

[WingLion]

К сожалению, посоветовать конкретные книги по VHDL не могу...
Сам когда-то плавал в VHDL, искал хорошую книжку - не нашел.
Изучал VHDL на платных курсах (родной НИИ платил за обучение).

Знаю (лично) одного автора, который книжки по VHDL пишет:
http://www.ozon.ru/context/detail/id/2351693/

Главная сложность VHDL заключается в том, что есть несколько конструкций языка, которые сложно понять. Объем написанных букв местами кажется излишним (особенно после того, как работал на AHDL).

Но это надо принять как данность и не роптать. Тогда язык станет более понятным, когда будет заучено, что триггеры получаются так, конечные автоматы этак, а все остальное строится из них и из простой логики, которая записывается математическими выражениями.

Плюс, некоторое особое оформление схем (я и сейчас не понимаю, зачем в этом оформлении столько всяких фенечек), и VHDL становится почти родным...

п.с. а вообще, уже есть мысля, как написать статью наподобие той, про AHDL, но про "VHDL - это очень просто!"

[fifan]

if c4'even and c4 = vcc then

Ошибка, должно быть так:
if c4'event and c4 = '1' then

[WingLion]

Ошибка, должно быть так:
if c4'event and c4 = '1' then

да-да, сначала написал здесь, потом в квартусе проверял работу (а надо бы наоборот), потому ошибки и остались...

вот конечный вариант:

LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
USE IEEE.std_logic_unsigned.all;

entity test2 is
Port(clk10 : in std_logic; clk4 : out std_logic);
end test2;

architecture rtl of test2 is
 signal ct : std_logic_vector (2 downto 0);
 signal c4 : std_logic;

begin

    c4 <= clk10 xor ct(2);
    clk4 <= ct(1);

    process (c4) begin
        if c4'event and c4 = '1' then
            if ct = 2 or ct = 6 then 
                  ct <= ct + 2;
            else
                  ct <= ct + 1;
           end if;
        end if;
    end process;
end;