Поиск:

А если мы попали в кеш и стартанули чтение SDRAM, то что будет если следующий цикл тоже попадание в кеш? Будет ждать окончания цикла SDRAM?

Хм, там есть уже готовый модуль vm80a_core для использования внутри FPGA, именно с разнесенными шинами. А модуль vm80a - это в моем проекте обертка (по факту внешняя - top) для размещения всего...

Я тут посмотрел исходники T80 и даже не знаю как было бы правильно обернуть - пока недостаточно бегло читаю VHDL и не могу быстро разобраться в архитектуре T80 и на что там вход CEN влияет.

"Мой" процессор внутри RESET синхронизирует, там же предполагается внешний физический вход. А при активном RESET генерация F1 и F2 идет (есть же свежедобавленный модуль генерации F1/F2) ?

А RESET именно такты F1/F2 считает? Не CLK? У меня сложилось впечатление что ему минимум 2 полных цикла F1/F2 надо с высоким RESET.