PavelZX, это первые грабли на пути начинающего плисовода. :)))))))))))
Гугл на эту фразу натрави - Can't find design entity
Тип: Сообщения; Пользователь: dosikus; Ключевые слова:
PavelZX, это первые грабли на пути начинающего плисовода. :)))))))))))
Гугл на эту фразу натрави - Can't find design entity
HardWareMan, Исправил .
Вопрос- а вот модульный проект несет какие либо дополнительные расходы?
Может для таких мелких CPLD все в одном файле и в одном модуле действенней?
HardWareMan, благодарствую.
Тут такое дело, что все еще на стадии экспериментов , в наличии только платка от zst с EPM3128 http://www.zxkit.ru/katalog-1/zxkit-017.
Даже срам пока подцепить не...
Пытаюсь сделать сдвиговый регистр с загрузкой байта через 8 тактов пиксельклока.
vaddr глобальный счетчик видимых пикселей ,
младшие три бита [2:0] счетчик битов для загрузки текущего байта с...
omercury, Касательно SDRAM, вот это на моей борде заработает? https://github.com/stffrdhrn/sdram-controller
Память hy57v561620
Спрашивается и на фига спрашивал, если в ts-conf на реверс_у16 джойстик выпилен на?
Это доступ к конфигурационной флэшке, с выхлопом на параллельную шину?
У меня тут все снова уперлось в SDRAM реверса...
Пока шерстил корки реверса и подобное - на тему "как прикрутить SDRAM и...
А VHDL оказывается может хекс грузить ...
Вот у vlad посмотрел в DIVGMX
altsyncram_component : altsyncram
GENERIC MAP (
address_aclr_a => "NONE",
clock_enable_input_a => "BYPASS",...
omercury, Поздравляю!!! Всего, всего,всего!!!
Временно пришлось завязать, на работе случился переезд в другое помещение, а оно всегда хуже пожара .
смогу пока только в выходные и то если смогу, ибо с внуком сижу.
Сделал как ты пишешь,...
Да, все получилось , да 100MHz. Правда пришлось еще в alt_pll дефпараметр править.
omercury, так как визард тыкать неззя, а нам нужна тактовая и сброс на 8051 , правильно ли я понимаю :
Редактируем v_pll :
Было
module v_pll #(parameter mul1 = 5, mul2 = 1, div1 = 2,...
HardWareMan, в смысле читать /понимать?
Угу ...
- - - Добавлено - - -
Копипаст с нотепада++ прокатывает только до сохранения , дальше так же .
Плюнул, камменты english only, forever ...
- - - Добавлено - - -
HardWareMan, Вот...
Даже не знаю.
Какой посоветуешь?
- - - Добавлено - - -
Ты про меня :) или про форум?
Я честно говоря думал на работе тормоза, ан нет и дома. Так что с форумом в самом деле что -то не...
Угу и это то же.
Вообщем счас так :
module vga_gen
(
input wire clk_50MHz,
output wire [7:0] TMDS
omercury, туплю, помоги :
module vga_gen
(
input wire clk_50MHz,
output wire [7:0] TMDS
);
Хочу пока задействовать vaddr для выхлопа на HDMI (пока без памяти) как в VHDL:
I_RED => vga_out(7 downto 5)& vga_out(7 downto 5)& vga_out(7 downto 6),
I_GREEN ...
Облом, нет ни изображения ни синхро.
Отбой, все шЫкарно.
Забыл disp_enable проинвертировать.
Засел переписывать топ на верилог...
Но вопрос - v_pll_bb.v лишнее?
Вон оно как ...
omercury, Пришлось отложить все до выходных -на работе был завал .
Прикрутил к своему топу на VHDL, выставил 800х600.
В настройках vpll - вижу - c0 540MHz , с1 -108MHz , - где я напортачил?
...
omercury, Да не, все нормально объясняешь,
просто вчера немного позволил , продолжу только в понедельник.
Спасибо вам всем, начинаю уже въезжать...
Осталось решить соответствие pix_x - v_addr.
https://a.radikal.ru/a33/1909/ce/132c514059b4.png
https://a.radikal.ru/a01/1909/db/081a492879f5.png
HardWareMan, не все проще , я пропустил что ты нормальный blanc сделал а не мой disp_enable, счас все работает.
У меня же и HDMI с инвертированным blanc.
Позже перепишу ...
Счас так:
...
Дык все равно что-то я сломал - пропала синхронизация с изображением.